メモリ装置および方法

专利摘要:
メモリ装置およびメモリデータ読み出し方法が提供される。本発明のメモリ装置は、マルチビットセルアレイ、複数の閾値電圧区間の中で前記マルチビットセルアレイのマルチビットセルの閾値電圧を含む第１閾値電圧区間を検出する閾値電圧検出部と、前記検出された第１閾値電圧区間から第１ビット階層のデータを判定する判定部と、前記第１ビット階層のデータの誤りビットを検出する誤り検出部とを含み、前記判定部は前記検出された誤りビットに対応するマルチビットセルの閾値電圧に最も近くて前記検出された誤りビットと異なる前記第１ビット階層の値を有する第２閾値電圧区間を用いて第２ビット階層のデータを判定することができ、これによってマルチビットセルに格納されたデータを読み出すとき所要される時間を減らすことができる。
公开号:JP2011514618A
申请号:JP2011500684
申请日:2008-10-20
公开日:2011-05-06
发明作者:キョン・レ・チョ；ジュン・ジン・コン；ドン・ヒュク・チェ；ドンク・カン；ドンフン・ユ
申请人:サムスン エレクトロニクス カンパニー リミテッド；
IPC主号:G11C16-02

专利说明:

[0001] 本発明の実施形態はメモリ装置のデータを読み出す方法に関し、より詳しくは、マルチレベルセル（Ｍｕｌｔｉ−ｌｅｖｅｌ Ｃｅｌｌ、ＭＬＣ）またはマルチビットセル（Ｍｕｌｔｉ−Ｂｉｔ Ｃｅｌｌ、ＭＢＣ）メモリ装置のデータを読み出す装置および方法に関する。]
背景技術

[0002] シングルレベルセル（ＳＬＣ：ｓｉｎｇｌｅ−ｌｅｖｅｌ ｃｅｌｌ）メモリは、１つのメモリセルに１ビットのデータを格納するメモリである。シングルレベルセルメモリは、シングルビットセル（ＳＢＣ：ｓｉｎｇｌｅ−ｂｉｔ ｃｅｌｌ）メモリとも呼ばれる。プログラム過程によってシングルレベルセルメモリのメモリセル（シングルレベルセル）にデータが格納されてもよく、メモリセルの閾値電圧を変化させてもよい。例えば、シングルレベルセルに論理「１」のデータが格納された場合には、シングルレベルセルは１．０ボルトの閾値電圧を有してもよく、論理「０」のデータが格納された場合にはシングルレベルセルは３．０ボルトの閾値電圧を有してもよい。]
[0003] シングルレベルセルの間の微細な電気的な特性の差に応じて、同一のデータがプログラムされた各シングルレベルセルに形成された閾値電圧は一定の範囲の分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）を有するようになる。例えば、メモリセルから読み出された電圧が０．５〜１．５ボルトの場合には前記メモリセルに格納されたデータは論理「１」であり、メモリセルから読み出された電圧が２．５〜３．５ボルトの場合には前記メモリセルに格納されたデータは論理「０」に判定される。メモリセルに格納されたデータは、読み出し動作時にメモリセルの電流／電圧の差によって区分される。]
[0004] メモリの高集積化の要求に応答して１つのメモリセルに２ビット以上のデータをプログラムすることのできるマルチレベルセルメモリが提案された。マルチレベルセルメモリは、マルチビットセルメモリとも呼ばれる。しかし、１つのメモリセルにプログラムされるビットの数が増加するほど信頼性は落ち、読み出し失敗率は増加することになる。１つのメモリセルにｍ個のビットをプログラムすれば、２ｍ個の閾値電圧のうちのいずれか１つが前記メモリセルに形成されなければならない。メモリセルの間の微妙な電気的特性の差に応じて、同一のデータがプログラムされたメモリセルの閾値電圧は一定の範囲の分布を形成することができる。このとき、ｍ個のビットによって生成されることのできる２ｍ個のデータ値それぞれに１つずつの閾値電圧の分布が対応してもよい。]
[0005] しかし、メモリの電圧ウィンドウは制限されているため、ｍが増加することによって隣接したビットの間の閾値電圧の２ｍ個の分布の間の距離は減少し、分布の間の距離がさらに減少すれば、分布同士が重なってもよい。また、分布同士が重なれば読み出し失敗率は増加する恐れがある。]
[0006] マルチレベルセルメモリの利用が増加しているなかで、データを格納して読み出す過程において発生する誤りを検出し、検出された誤りを訂正するために誤り制御コード（ｅｒｒｏｒ ｃｏｎｔｒｏｌ ｃｏｄｅｓ ｏｒ ｅｒｒｏｒ ｃｏｎｔｒｏｌ ｃｏｄｉｎｇ ｏｒ ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅｓ、ＥＣＣ）が用いられてもよい。]
発明が解決しようとする課題

[0007] 本発明における実施形態の目的は、マルチレベルセルメモリに新しいマルチレベル（マルチビット）読み出し技法を適用することによって、データを読み出すために所要する時間を減らすことにある。
本発明における実施形態の目的は、マルチレベルセルメモリから読み出したデータを判定するためのハードウェアの複雑度を減らすことにある。
本発明における実施形態の目的は、マルチレベルセルメモリのデータページに対して同一の読み出しアルゴリズムを適用することにある。]
[0008] 本発明における実施形態の目的は、マルチレベルセルメモリ装置に必要な誤り制御コードの要求条件を低くすることにある。]
[0009] 本発明における実施形態の目的は、ＥＣＣ要求条件（ｒｅｑｕｉｒｅｍｅｎｔ）を低くすることによって読み出し性能を向上させることにある。]
[0010] 本発明における実施形態の目的は、付加的なフラクショナル読み出し（ｆｒａｃｔｉｏｎａｌ ｒｅａｄ）なしでマルチレベルセルメモリからデータを読み出すことにある。]
課題を解決するための手段

[0011] 一実施形態に係るメモリ装置は、マルチビットセルアレイ、閾値電圧検出部、判定部および誤り検出部を含んでもよい。閾値電圧検出部は、複数の閾値電圧区間の中で前記マルチビットセルアレイのマルチビットセルの閾値電圧を含む第１閾値電圧区間を検出してもよい。実施形態によれば、判定部は、前記検出された第１閾値電圧区間から第１ビット階層のデータを判定してもよい。誤り検出部は、前記第１ビット階層のデータの誤りビットを検出してもよい。前記判定部は、第２閾値電圧区間を用いて第２ビット階層のデータを判定してもよい。第２閾値電圧区間は、前記検出された誤りビットに対応するマルチビットセルの閾値電圧に最も近くてもよく、前記検出された誤りビットと異なる前記第１ビット階層の値を有してもよい。]
[0012] 実施形態に係るメモリ装置は、マルチビットセルアレイ、制御部およびプログラミング部を含んでもよい。制御部は、複数のプログラム検証電圧を設定してもよい。前記複数のプログラム検証電圧の中で連続した奇数個のプログラム検証電圧は非対称的に第１ビット階層の値を有するように設定してもよい。制御部は、前記複数のプログラム検証電圧の各々に第２ビット階層の値を割り当ててもよい。プログラミング部は、前記マルチビットセルアレイの各マルチビットセルに格納される前記第１ビット階層および前記第２ビット階層の値に応じて前記複数のプログラム検証電圧のうちの１つを選択してもよい。プログラミング部は、前記選択されたプログラム検証電圧を用いて前記各マルチビットセルの閾値電圧を変更してもよい。]
[0013] 実施形態に係るデータ読み出し方法は、複数の閾値電圧区間の中でマルチビットセルの閾値電圧を含む第１閾値電圧区間を検出するステップと、前記検出された第１閾値電圧区間から第１ビット階層のデータを判定するステップと、前記判定された第１ビット階層のデータの誤りビットを検出するステップと、前記検出された誤りビットに対応するマルチビットセルの閾値電圧に最も近く、前記検出された誤りビットと異なる前記第１ビット階層の値を有する第２閾値電圧区間を選択するステップと、前記選択された第２閾値電圧区間を用いて第２ビット階層のデータを判定するステップとを含んでもよい。]
[0014] 実施形態に係るマルチビットプログラミング方法は、複数のプログラム検証電圧の中で連続した奇数個のプログラム検証電圧は非対称的に第１ビット階層の値を有するように前記複数のプログラム検証電圧を設定するステップと、前記複数のプログラム検証電圧の各々に第２ビット階層の値を割り当てるステップと、各マルチビットセルに格納される前記第１ビット階層および前記第２ビット階層の値に応じて前記複数のプログラム検証電圧のうちの１つを選択するステップと、前記選択されたプログラム検証電圧を用いて前記各マルチビットセルの閾値電圧を変更するステップとを含んでもよい。]
発明の効果

[0015] 本発明によれば、マルチレベルセルメモリに新しいマルチレベル（マルチビット）読み出し技法を適用することによって、データを読み出すために所要する時間を減らすことができる。]
[0016] 本発明によれば、マルチレベルセルメモリから読み出したデータを判定するためのハードウェアの複雑度を減らすことができる。]
[0017] 本発明によれば、マルチレベルセルメモリのデータページに対して同一の読み出しアルゴリズムを適用することができる。]
[0018] 本発明によれば、マルチレベルセルメモリ装置に必要な誤り制御コードの要求条件を低くすることができる。]
[0019] 本発明の実施形態は、ＥＣＣ要求条件を低くすることによって読み出し性能を向上させることができる。]
[0020] 本発明の実施形態は、付加的にフラクショナル読み出しがなくてもマルチレベルセルメモリからデータを読み出すことができる。]
図面の簡単な説明

[0021] 本発明の一実施形態に係るメモリ装置を示す図である。
判定部が第１ビット階層のデータを判定する動作の一例を示す図である。
メモリ装置のデータ判定動作の他の例を示す図である。
本発明の他の実施形態に係るメモリ装置を示す図である。
図４の制御部によって設定されたプログラム検証電圧の一例を示す図である。
プログラミング部によって形成されたマルチビットセルの閾値電圧の分布の一例を示す図である。
本発明のまた他の実施形態に係るデータ読み出し方法を示す動作フローチャートである。
本発明のまた他の実施形態に係るマルチビットプログラミング方法を示す動作フローチャートである。] 図４
実施例

[0022] 以下、本発明に係る実施形態を添付された図面を参照して詳細に説明する。しかし、本発明が実施形態によって制限されたり限定されることはない。各図面に提示された同一の参照符号は同一の部材を示す。]
[0023] 図１は、本発明の一実施形態に係るメモリ装置１００を示す図である。] 図１
[0024] 図１を参照すれば、メモリ装置１００は、マルチビットセルアレイ１１０、閾値電圧検出部１２０、判定部１３０および誤り検出部１４０を含む。] 図１
[0025] マルチビットセルアレイ１１０は、複数のマルチビットセルを含む。マルチビットセルアレイ１１０に含まれるサブアレイ１１１は、閾値電圧検出部１２０によって同時にアクセスされるマルチビットセルの集合であってもよい。閾値電圧検出部１２０は、サブアレイ１１１内のマルチビットセルの閾値電圧を含む第１閾値電圧区間を同時に検出することができる。]
[0026] 実施形態によっては、サブアレイ１１１は、１つのワード線（ｗｏｒｄ ｌｉｎｅ）に接続されたメモリセルの集合であってもよい。メモリ装置１００は、サブアレイ１１１に接続されたワード線に特定の電圧を印加することによって、サブアレイ１１１内のメモリセルから同時にデータを読み出してもよい。本明細書では１つのワード線に接続されたメモリセルの集合をメモリページと命名することにする。]
[0027] 複数の閾値電圧の各区間は、マルチビットセルに格納されたデータの値を１つずつ有してもよい。１つのマルチビットセルがｍビットのデータを格納することができれば、２ｍ個の閾値電圧区間がｍビットのデータを示してもよい。]
[0028] 閾値電圧検出部１２０は、前記サブアレイ１１１内の各マルチビットセルの閾値電圧を含む第１閾値電圧区間を識別することができる。１つのマルチビットセルの閾値電圧は第１閾値電圧区間のうちの１つに含まれる。]
[0029] 判定部１３０は、前記検出された第１閾値電圧区間から第１ビット階層のデータを判定することができる。判定部１３０は、前記サブアレイ１１１内の各マルチビットセルに対して識別された第１閾値電圧区間を用いて、前記サブアレイ１１１内の各マルチビットセルの第１ビット階層のデータを判定することができる。ビット階層は、複数の各マルチビットセルに対する特定のビット位置にあるビットであってもよい。例えば、第１ビット階層は、前記サブアレイ１１１内の各マルチビットセルの最下位ビットを含んでもよい。]
[0030] ビット階層を形成するデータページを形成してもよい。実施形態によれば、１つのワード線に接続されるマルチビットセルの集合をメモリページと命名し、１つのメモリページのマルチビットセルに格納されて１つのビット階層を形成するデータをデータページと命名して用いることにする。前記名称は、説明の便宜および明確性のために用いるものであって、前記名称は実施形態の権利範囲を限定しない。各マルチビットセルがｍビットのデータを格納することができれば、１つのメモリページにはｍ個のデータページが格納されてもよい。]
[0031] 判定部１３０が第１ビット階層のデータを判定する動作の一例は図２に示すとおりである。] 図２
[0032] 図２を参照すれば、判定部１３０は８個の閾値電圧区間２１０〜２８０を用いて第１ビット階層のデータを判定する。行２０１は、８個の閾値電圧区間２１０〜２８０が有する第１ビット階層の値を示す。] 図２
[0033] 閾値電圧区間２１０は第１ビット階層の値「１」を有する。閾値電圧区間２１０に含まれる閾値電圧を有するマルチビットセルは、判定部１３０によって第１ビット階層のデータ「１」を格納するものと判定される。]
[0034] 閾値電圧区間２２０は、第１ビット階層の値「０」を有する。閾値電圧区間２２０に含まれる閾値電圧を有するマルチビットセルは、判定部１３０によって第１ビット階層のデータ「０」を格納するものと判定される。
閾値電圧区間２４０、閾値電圧区間２５０および閾値電圧区間２８０は第１ビット階層の値「１」を有する。閾値電圧区間２４０、閾値電圧区間２５０および閾値電圧区間２８０に含まれる閾値電圧を有するマルチビットセルは、判定部１３０によって第１ビット階層のデータ「１」を格納するものと判定される。]
[0035] 閾値電圧区間２３０、閾値電圧区間２６０および閾値電圧区間２７０は第１ビット階層の値「０」を有する。閾値電圧区間２３０、閾値電圧区間２６０および閾値電圧区間２７０に含まれる閾値電圧を有するマルチビットセルは、判定部１３０によって第１ビット階層のデータ「０」を格納するものと判定される。]
[0036] 図２に示す８個の閾値電圧区間２１０〜２８０は、連続した奇数個の閾値電圧区間が非対称的に第１ビット階層の値を有するように設定される。例えば、３つの連続した閾値電圧区間２１０、２２０、２３０が有する第１ビット階層の値は「１」、「０」、「０」である。図２に示す実施形態と反対に対称的な第１ビット階層の値を有する例は、「１」、「０」、「１」等があってもよい。他の３つの連続した閾値電圧区間２３０、２４０、２５０が有する第１ビット階層の値は「０」、「１」、「１」として非対称である。] 図２
[0037] 再び図１および図２を参照すれば、誤り検出部１４０は、前記判定された第１ビット階層のデータの誤りビットを検出する。誤り検出部１４０が誤りビットを検出する過程は、前記判定された第１ビット階層のデータを誤り制御コード復号化する過程であってもよい。] 図１ 図２
[0038] 判定部１３０は、前記検出された誤りビットに対応するマルチビットセルの閾値電圧に最も近く、前記検出された誤りビットと異なる第１ビット階層の値を有する第２閾値電圧区間を用いて第２ビット階層のデータを判定する。]
[0039] 特定のマルチビットセルの閾値電圧が閾値電圧区間２５０に含まれれば、前記特定のマルチビットセルの第１ビット階層のデータは「１」と判定される。誤り検出部１４０は、サブアレイ１１１のマルチビットセルおよび第１閾値電圧区間から判定された第１ビット階層のデータをＥＣＣ復号化してもよい。誤り検出部１４０は、第１ビット階層のデータをＥＣＣ復号化して第１ビット階層のデータの誤りビットを検出してもよい。誤り検出部１４０によって前記特定のマルチビットセルの第１ビット階層のデータが誤りビットであるものとして検出されれば、前記特定のマルチビットセルの第１ビット階層の正しいデータは「１」でない「０」である。判定部１３０は、前記特定のマルチビットセルの閾値電圧と最も近いながらも第１ビット階層の値「０」を有する閾値電圧区間２６０を探索してもよい。判定部１３０は、前記特定のマルチビットセルの閾値電圧はデータの格納時に閾値電圧区間２６０であったと見なしてもよい。判定部１３０は、閾値電圧区間２６０の第２ビット階層の値に応じて、前記特定のマルチビットセルの第２ビット階層のデータを判定してもよい。]
[0040] 前記特定のマルチビットセルの第１閾値電圧区間は閾値電圧区間２５０であり、第２閾値電圧区間は閾値電圧区間２６０である。反対に、前記特定のマルチビットセルのデータに誤りがなければ、判定部１３０は第１閾値電圧区間を用いて前記特定のマルチビットセルの第２ビット階層のデータを判定することができる。]
[0041] 前記特定のマルチビットセルの第１閾値電圧区間の閾値電圧区間２５０周辺の閾値電圧区間２４０および閾値電圧区間２６０は、第１ビット階層の値に対して非対称であるため、互いに異なる第１ビット階層の値を有する。前記特定のマルチビットセルの第１ビット階層のデータが誤りと検出されれば、判定部１３０は、閾値電圧区間２４０または閾値電圧区間２６０のうちのいずれか１つの区間を第２閾値電圧区間に選択してもよい。閾値電圧区間２４０および閾値電圧区間２６０は、互いに異なる第１ビット階層の値を有するために判定部１３０は、いずれの場合、例えば、閾値電圧区間２５０と互いに異なる値を有する閾値電圧区間の場合であっても第２閾値電圧区間を選択してもよい。]
[0042] 図３は、メモリ装置１００のデータ判定動作の他の例を示す図である。] 図３
[0043] 図３を参照すれば、メモリ装置１００は、８個の閾値電圧区間３１０〜３８０を用いて第１ビット階層、第２ビット階層および第３ビット階層のデータを判定することができる。] 図３
[0044] 行３０１は８個の閾値電圧区間３１０〜３８０が有する第１ビット階層の値を示し、行３０２は８個の閾値電圧区間３１０〜３８０が有する第２ビット階層の値を示し、行３０３は８個の閾値電圧区間３１０〜３８０が有する第３ビット階層の値を示す。]
[0045] 図３に示す例において、閾値電圧区間３１０は「０１１」の値を有し、閾値電圧区間３２０は「１１０」の値を有し、閾値電圧区間３３０は「０００」の値を有し、閾値電圧区間３４０は「１０１」の値を有する。図３に示す例において、閾値電圧区間３５０は「１１１」の値を有し、閾値電圧区間３６０は「０１０」の値を有し、閾値電圧区間３７０は「１００」の値を有し、閾値電圧区間３８０は「００１」の値を有する。] 図３
[0046] 閾値電圧検出部１２０は、マルチビットセルの閾値電圧を含む第１閾値電圧区間を検出することができる。判定部１３０は、検出された第１閾値電圧区間から第１ビット階層および第２ビット階層のデータを判定することができる。誤り検出部１４０は、前記判定された第１ビット階層および第２ビット階層のデータの誤りビットを検出することができる。判定部１３０は、検出された誤りビットに対応するマルチビットセルを識別することができる。判定部１３０は、識別されたマルチビットセルに対して第２閾値電圧区間を選択してもよい。実施形態によれば、第２閾値電圧区間は、閾値電圧に最も近いながらも検出された誤りビットと異なる第１ビット階層または第２ビット階層の値を有する閾値電圧区間であってもよい。判定部１３０は、前記選択された第２閾値電圧区間を用いて前記識別されたマルチビットセルの第３ビット階層のデータを判定することができる。]
[0047] 例えば、サブアレイ１１１のマルチビットセルの中で第１マルチビットセルの閾値電圧を閾値電圧区間３１０に対応して検出してもよい。閾値電圧検出部１２０は、閾値電圧区間３１０を第１マルチビットセルの第１閾値電圧区間であるものとして検出してもよい。]
[0048] 判定部１３０は、第１マルチビットセルの第１閾値電圧区間から第１マルチビットセルの第１ビット階層のデータを「１」と判定してもよく、第２ビット階層のデータを「１」と判定してもよい。誤り検出部１４０によって第１マルチビットセルの第１ビット階層のデータが誤りと検出すれば、判定部１３０は、閾値電圧区間３１０と最も近いながらも第１ビット階層の値「０」を有する閾値電圧区間３２０を第１マルチビットセルの第２閾値電圧区間として選択してもよい。判定部１３０は、閾値電圧区間３２０の第１マルチビットセルの第２閾値電圧区間の第３ビット階層の値の「１」によって、第１マルチビットセルの第３ビット階層のデータを「１」と判定してもよい。]
[0049] データの格納時に閾値電圧区間３２０に含まれる閾値電圧を有するマルチビットセルの閾値電圧が時間の経過によって閾値電圧区間３１０に含まれるように変化し、データ読み出し誤りを発生させ得る。マルチビットセルの閾値電圧が時間の経過によって減少する例として、電荷流失メカニズムなどが挙げられる。]
[0050] マルチビットセルは、制御ゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ、ＣＧ）および浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ、ＦＧ）の間に絶縁体層が位置し、ＦＧおよび基板の間にも絶縁体層が位置する構造を有する。メモリ装置１００は、マルチビットセルのＣＧおよび基板に特定の電圧を印加して電荷をＦＧに充電したりＦＧから放電してもよい。電荷がＦＧに充電またはＦＧから放電される過程は、Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ、Ｆ−Ｎ ｔｕｎｎｅｌｉｎｇ）またはホットキャリア効果（ｈｏｔ ｃａｒｒｉｅｒ ｅｆｆｅｃｔ）等のメカニズムによって行われてもよい。ＦＧに充電された電荷放電の条件が整えられる前にはＦＧに維持されなければならないが、自然的な拡散現象によってＦＧに充電されている電荷が周囲に広がって、ＦＧ内の電荷が減ったり、ＦＧ周辺の絶縁体が損傷して電荷の漏れ経路が形成されれば、ＦＧに充電された電荷が流失する場合がある。]
[0051] 実施形態によって、第１マルチビットセルの第１ビット階層のデータおよび第２ビット階層のデータのすべてが誤りとして検出されれば、判定部１３０は、閾値電圧区間３３０を第１マルチビットセルの第２閾値電圧区間として選択してもよい。実施形態によって、判定部１３０は、閾値電圧区間３３０の第３ビット階層の値「０」によって第１マルチビットセルの第３ビット階層のデータを「０」と判定してもよい。]
[0052] 他の例として、サブアレイ１１１のマルチビットセルの中で第２マルチビットセルの閾値電圧を閾値電圧区間３２０に対応して検出してもよい。閾値電圧検出部１２０は、閾値電圧区間３２０を第２マルチビットセルの第１閾値電圧区間であるものとして検出してもよい。]
[0053] 判定部１３０は、第２マルチビットセルの第１閾値電圧区間から第２マルチビットセルの第１ビット階層のデータを「０」と判定してもよく、第２ビット階層のデータを「１」と判定してもよい。第２マルチビットセルの第１ビット階層のデータを誤りとして検出すれば、判定部１３０は、第２マルチビットセルの第２閾値電圧区間として閾値電圧区間３１０を選択してもよい。実施形態によれば、閾値電圧区間３１０は、閾値電圧区間３２０と最も近く、第１ビット階層の値「１」を有してもよい。]
[0054] 判定部１３０は、第２マルチビットセルの第２閾値電圧区間の第３ビット階層の値の「０」によって第２マルチビットセルの第３ビット階層のデータを「０」と判定してもよい。]
[0055] データの格納時に閾値電圧区間３１０に含まれる閾値電圧を有するマルチビットセルの閾値電圧が時間の経過によって閾値電圧区間３２０に含まれるように変化してもよい。マルチビットセルの閾値電圧が時間の経過によって増加する過程の例として、ＦＧカップリング（ＦＧ ｃｏｕｐｌｉｎｇ）メカニズムなどが挙げられる。]
[0056] ＦＧカップリングとは、中心マルチビットセルの閾値電圧が周辺のマルチビットセルの閾値電圧の変化量に応じて影響を受ける現象のことをいう。マルチビットセルのＦＧの間の寄生キャパシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）のカップリングによって中心マルチビットセルの閾値電圧が影響を受ける。]
[0057] もし、マルチビットセルにデータを格納する過程、すなわち、プログラミング過程が周辺のマルチビットセルの閾値電圧を増加させれば、中心マルチビットセルの閾値電圧はＦＧカップリングによってターゲット値よりも増加することになる。]
[0058] ＦＧカップリングのようなメカニズムによって、マルチビットセルの閾値電圧の分布は広がる傾向を有する。一般的にＦＧカップリングによる閾値電圧の変化は、中心マルチビットセルの閾値電圧が低い場合に比較的に大きく現れることが知られている。]
[0059] 誤り検出部１４０によって第２マルチビットセルの第２ビット階層のデータが誤りと検出されれば、判定部１３０は、第２マルチビットセルの第２閾値電圧区間として閾値電圧区間３３０を選択してもよい。実施形態によれば、閾値電圧区間３３０は、閾値電圧区間３２０と最も近いながらも第２ビット階層の値「０」を有してもよい。判定部１３０は、閾値電圧区間３３０である第２マルチビットセルの第２閾値電圧区間の第３ビット階層の値である「０」によって、第２マルチビットセルの第３ビット階層のデータを「０」と判定してもよい。判定部１３０は、閾値電圧区間３２０を第１閾値電圧区間として有する第２マルチビットセルの電荷流失メカニズムによる誤りを第２ビット階層に対するＥＣＣ復号化過程を介して訂正し、第２マルチビットセルのＦＧカップリングメカニズムによる誤りを第１ビット階層に対するＥＣＣ復号化過程を介して訂正してもよい。]
[0060] 実施形態によれば、８個の閾値電圧区間３１０〜３８０の中に３つの連続した閾値電圧区間を選択すれば、選択された３つの連続した閾値電圧区間は非対称的に第１ビット階層の値を有するため、判定部１３０は判定された第１ビット階層のデータが誤りの場合、正しい第１ビット階層の値を有する第２閾値電圧区間を選択してもよい。同様に、選択された３つの連続した閾値電圧区間は非対称的に第２ビット階層の値を有するため、判定部１３０は判定された第２ビット階層のデータが誤りである場合、正しい第２ビット階層の値を有する第２閾値電圧区間を選択してもよい。]
[0061] メモリ装置１００は、第１ビット階層の判定されたデータが誤りである場合、または第２ビット階層の判定されたデータが誤りである場合に誤りに対応するマルチビットセルの第２閾値電圧区間を試行錯誤なく選択してもよい。メモリ装置１００は、正しいデータに対応する第２閾値電圧区間を試行錯誤なく選択することによって、マルチビットセルからデータを読み出す時間を短縮することができる。]
[0062] 判定部１３０は、特定のマルチビットセルに対して判定された第１ビット階層または第２ビット階層のデータの誤りを検出することによって、前記特定のマルチビットセルの正しい閾値電圧区間の第２閾値電圧区間を選択してもよい。]
[0063] 実施形態によれば、図３に示す８個の閾値電圧区間３１０〜３８０のうち互いに隣接した２つの閾値電圧区間は、第１ビット階層または第２ビット階層のうちの少なくとも１つに対して互いに異なる値を有する。例えば、閾値電圧区間３１０および閾値電圧区間３２０は互いに異なる第１ビット階層の値を有し、閾値電圧区間３２０および閾値電圧区間３３０は互いに異なる第２ビット階層の値を有する。] 図３
[0064] 互いに隣接した２つの閾値電圧区間が第１ビット階層、第２ビット階層または第３ビット階層の互いに異なる値を有するイベントを遷移という。例えば、閾値電圧区間３１０および閾値電圧区間３２０の間では第１ビット階層および第３ビット階層の遷移が発生し、閾値電圧区間３２０および閾値電圧区間３３０の間では第２ビット階層および第３ビット階層の遷移が発生する。]
[0065] メモリ装置１００は、遷移が発生する閾値電圧区間の間で読み出し電圧を用いてマルチビットセルの閾値電圧を検出することができる。図３に示す実施形態を参照すれば、第１ビット階層に対しては４回の遷移が発生し、第２ビット階層に対しては３回の遷移が発生し、第３ビット階層に対しては６回の遷移が発生する。メモリ装置１００は、第１ビット階層のデータを判定するために、少なくとも４個の読み出し電圧レベルを用いてマルチビットセルの閾値電圧を検出する。また、メモリ装置１００は、第２ビット階層のデータを判定するために少なくとも３つの読み出し電圧レベルを用いてマルチビットセルの閾値電圧を検出する。メモリ装置１００は、第３ビット階層のデータを判定するために、少なくとも６個の読み出し電圧レベルを用いてマルチビットセルの閾値電圧を検出する。] 図３
[0066] 一般的に、各ビット階層に対して判定されたデータの誤り発生の確率は遷移回数と関連する点が知られている。図３に示す実施形態では、第３ビット階層に対して判定されたデータの誤り発生の確率が第１ビット階層または第２ビット階層に対して判定されたデータの誤り発生の確率よりも高いと予測され得る。] 図３
[0067] メモリ装置１００は、誤り発生の確率が相対的に低い第１ビット階層または第２ビット階層の判定結果およびＥＣＣ復号化の結果を用いて、誤り発生の確率が相対的に高い第３ビット階層のデータを判定することによって、第３ビット階層のデータの誤り発生の確率を低下させることができる。]
[0068] メモリ装置１００は、第１ビット階層または第２ビット階層のデータのＥＣＣ復号化の結果を用いて第３ビット階層のデータを判定することによって、第３ビット階層のデータをＥＣＣ復号化しなくても第３ビット階層のデータを判定することができる。]
[0069] 閾値電圧検出部１２０は、７個の読み出し電圧レベルを用いてマルチビットセルの閾値電圧が含まれる第１閾値電圧区間を検出することができる。閾値電圧検出部１２０は、各読み出し電圧レベルに関連する電圧をサブアレイ１１１のマルチビットセルのゲート端子に印加し、各マルチビットセルの電流を検出することによって、各マルチビットセルの閾値電圧が各読み出し電圧レベルよりも高いか低いかを判定することができる。]
[0070] ３つの連続的な閾値電圧区間が非対称的に第１ビット階層および第２ビット階層の値を有し、２つの隣接した閾値電圧区間が第１ビット階層の互いに異なる値を有し、第２ビット階層の互いに異なる値を有すれば、ＦＧカップリングメカニズム（マルチビットセルの閾値電圧が増加する現象）または電荷流失メカニズム（マルチビットセルの閾値電圧が減少する現象）のいずれかの現象が発生しても判定部１３０は、第１ビット階層または第２ビット階層のデータの誤りを検出することによって第３ビット階層のデータを判定することができる。実施形態によれば、メモリ装置１００は、第３ビット階層のデータに対するＥＣＣ復号化を行なわずに第３ビット階層のデータを判定することができる。]
[0071] 第１ビット階層および第２ビット階層のデータに対するＥＣＣ復号化の結果によれば、誤りが発見されなかったマルチビットセルの第１閾値電圧区間は正確な閾値電圧区間と見なしてもよい。したがって、メモリ装置１００は、第１ビット階層および第２ビット階層のデータに対するＥＣＣ復号化の結果、誤りが発見されなかったマルチビットセルに対しては第１閾値電圧区間を用いて第３ビット階層のデータを判定することができる。]
[0072] メモリ装置１００は、第３ビット階層のデータに対するＥＣＣ復号化を行なわないことによって、マルチビットセルアレイ１１０のマルチビットセルのデータを読み出す時間を短縮することができる。]
[0073] 各区間が「０」または「１」のいずれか１つの値が割り当てられ、各区間に割り当てられた値を用いてデータを判定する技法を硬判定（ｈａｒｄ ｄｅｃｉｓｉｏｎ）という。閾値電圧検出部１２０は、７個の読み出し電圧レベルを用いてマルチビットセルの閾値電圧が含まれる閾値電圧区間を検出してもよく、判定部１３０は、検出された第１閾値電圧区間から第１ビット階層および第２ビット階層のデータを硬判定してもよい。判定部１３０は、第１ビット階層または第２ビット階層のデータの検出された誤りを用いて第３ビット階層のデータの一部を硬判定してもよい。判定部１３０は、第１閾値電圧区間から残りの第３ビット階層のデータの一部を硬判定してもよい。]
[0074] 読み出し電圧レベルの間にフラクショナル読み出し電圧レベルを設定し、フラクショナル読み出し電圧レベルを用いて細分化した閾値電圧区間を検出する読み出し技法をフラクショナル読み出し（ｆｒａｃｔｉｏｎａｌ ｒｅａｄ）という。メモリ装置１００は、フラクショナル読み出しを行なうことなく、マルチビットセルに格納されたデータを判定してもよい。メモリ装置１００は、フラクショナル読み出しを行なわないことによって、マルチビットセルに格納されたデータの読み出す時間を短縮することができる。メモリ装置１００は、フラクショナル読み出しを行なうことなく、マルチビットセルで読み出したデータの誤りを訂正することができる。]
[0075] 実施形態によって、メモリ装置１００は、２ｍ個の閾値電圧区間を用いてｍ個のビット階層のデータを判定してもよい。メモリ装置１００は、第ｍビット階層のデータに対してＥＣＣ復号化を行なうことなく、第ｍビット階層のデータを判定することができる。メモリ装置１００は、第ｍビット階層のデータに対してＥＣＣ復号化を行なわないことによって、ＥＣＣ要求条件を減らすことができる。メモリ装置１００は、ＥＣＣ要求条件を減らすことによってハードウェアの複雑度を減らすことができる。]
[0076] 実施形態によって、メモリ装置１００は、１６個の閾値電圧区間を用いて４個のビット階層のデータを判定してもよい。]
[0077] このとき、判定部１３０は第１ビット階層および第２ビット階層のデータを判定し、誤り検出部１４０は前記判定された第１ビット階層および第２ビット階層のデータの誤りビットを検出してもよい。判定部１３０は、検出された誤りビットに対応するマルチビットセルを識別することができる。判定部１３０は、識別されたマルチビットセルに対して第２閾値電圧区間を選択してもよい。このとき、第２閾値電圧区間は、識別されたマルチビットセルの閾値電圧に最も近いながら検出された誤りビットと異なる第１ビット階層または第２ビット階層の値を有する閾値電圧であってもよい。判定部１３０は、前記選択された第２閾値電圧区間を用いて前記識別されたマルチビットセルの第３ビット階層および第４ビット階層のデータを判定してもよい。]
[0078] 実施形態によれば、すべてのビット階層、すなわち、すべてのデータページに対して同一の読み出しアルゴリズムを適用してもよい。実施形態は、すべてのデータページに対して同一の読み出しアルゴリズムを適用することによってハードウェアの複雑度を減らすことができる。]
[0079] 図４は、本発明の他の実施形態に係るメモリ装置４００を示す図である。] 図４
[0080] 図４を参照すれば、メモリ装置４００は、マルチビットセルアレイ４１０、プログラミング部４２０および制御部４３０を含む。] 図４
[0081] マルチビットセルアレイ４１０は、複数のマルチビットセルを含む。サブアレイ４１１は、同時にデータがプログラムされるマルチビットセルの集合であってもよい。プログラミング部４２０は、サブアレイ４１１のマルチビットセルにデータを同時にプログラムすることができる。]
[0082] 制御部４３０は複数のプログラム検証電圧を設定する。複数のプログラム検証電圧のうち、連続した奇数個のプログラム検証電圧は非対称的に第１ビット階層の値を有するように設定してもよい。制御部４３０は、前記設定された複数の各プログラム検証電圧に第２ビット階層の値を割り当ててもよい。]
[0083] プログラミング部４２０は、サブアレイ４１１の各マルチビットセルに格納される第１ビット階層および第２ビット階層の値に応じて複数のプログラム検証電圧のうちの１つを選択してもよい。プログラミング部４２０は、前記選択されたプログラム検証電圧を用いてサブアレイ４１１の各マルチビットセルの閾値電圧を変更してもよい。]
[0084] 制御部４３０は、複数のプログラム検証電圧のうちに互いに隣接したプログラム検証電圧は、第２ビット階層を除いた残りビット階層のうちの少なくとも１つに対して互いに異なる値を有するように複数のプログラム検証電圧を設定してもよい。]
[0085] プログラミング部４２０は、サブアレイ４１１の各マルチビットセルの閾値電圧が前記選択されたプログラム検証電圧以上であれば、サブアレイ４１１の各マルチビットセルに対するプログラム動作を終了してもよい。]
[0086] 図５は、図４の制御部４３０によって設定されたプログラム検証電圧の一例を示す図である。] 図４ 図５
[0087] 図５を参照すれば、８個のプログラム検証電圧５１０〜５８０それぞれに１つずつの３ビットのデータが割り当てられる。行５０１は、プログラム検証電圧５１０〜５８０に割り当てられた第１ビット階層の値を示す。行５０２は、プログラム検証電圧５１０〜５８０に割り当てられた第２ビット階層の値を示す。行５０３は、プログラム検証電圧５１０〜５８０に割り当てられた第３ビット階層の値を示す。] 図５
[0088] 第１プログラム検証電圧５１０は第１ビット階層の値「０」を有し、第２ビット階層の値「１」を有し、第３ビット階層の値「１」を有する。第１プログラム検証電圧５１０に割り当てられたデータは「１１０」を示してもよい。]
[0089] 第２プログラム検証電圧５２０は第１ビット階層の値「１」を有し、第２ビット階層の値「１」を有し、第３ビット階層の値「０」を有する。第２プログラム検証電圧５２０に割り当てられたデータは「０１１」を示してもよい。]
[0090] 同様に、第３プログラム検証電圧５３０に割り当てられたデータは「１０１」を示してもよく、第４プログラム検証電圧５４０に割り当てられたデータは「０００」を示してもよく、第５プログラム検証電圧５５０に割り当てられたデータは「０１０」を示してもよい。第６プログラム検証電圧５６０に割り当てられたデータは「１１１」を示してもよく、第７プログラム検証電圧５７０に割り当てられたデータは「００１」を示してもよく、第８プログラム検証電圧５８０に割り当てられたデータは「１００」を示してもよい。]
[0091] 実施形態によれば、３つの連続したプログラム検証電圧は、非対称的に第１ビット階層および第２ビット階層の値を有する。例えば、第３プログラム検証電圧５３０、第４プログラム検証電圧５４０および第５プログラム検証電圧５５０が有する第１ビット階層の値は「１」、「０」、「０」であり、第２ビット階層の値は「０」、「０」、「１」である。]
[0092] 隣接したプログラム検証電圧は互いに異なる第１ビット階層または第２ビット階層の値を有する。第６プログラム検証電圧５６０および第７プログラム検証電圧５７０は互いに異なる第２ビット階層の値を有し、第５プログラム検証電圧５５０および第６プログラム検証電圧５６０は互いに異なる第１ビット階層の値を有する。]
[0093] 図６は、プログラミング部４２０によって形成されたマルチビットセルの閾値電圧の分布の一例を示す図である。] 図６
[0094] 図６を参照すれば、横軸はマルチビットセルの閾値電圧を示し、縦軸は該当の閾値電圧を有するマルチビットセルの個数を示す。] 図６
[0095] プログラミング部４２０は、データ「１１０」を格納するマルチビットセルの閾値電圧が第１プログラム検証電圧５１０以上になるようにマルチビットセルの閾値電圧を変更する。各マルチビットセルの電気的な特性が微妙に異なるため、データ「１１０」が格納されたマルチビットセルの閾値電圧は一定の範囲の分布を形成してもよい。データ「１１０」が格納されたマルチビットセルの閾値電圧は第１分布６１０を形成する。]
[0096] プログラミング部４２０は、データ「０１１」を格納するマルチビットセルの閾値電圧が第２プログラム検証電圧５２０以上になるようにマルチビットセルの閾値電圧を変更する。データ「０１１」が格納されたマルチビットセルの閾値電圧は第２分布６２０を形成する。]
[0097] プログラミング部４２０は、データ「１０１」を格納するマルチビットセルの閾値電圧が第３プログラム検証電圧５３０以上になるようにマルチビットセルの閾値電圧を変更する。データ「１０１」が格納されたマルチビットセルの閾値電圧は第３分布６３０を形成する。]
[0098] プログラミング部４２０は、データ「０００」を格納するマルチビットセルの閾値電圧が第４プログラム検証電圧５４０以上になるようにマルチビットセルの閾値電圧を変更する。データ「０００」が格納されたマルチビットセルの閾値電圧は第４分布６４０を形成する。]
[0099] プログラミング部４２０は、データ「０１０」を格納するマルチビットセルの閾値電圧が第５プログラム検証電圧５５０以上になるようにマルチビットセルの閾値電圧を変更する。データ「０１０」が格納されたマルチビットセルの閾値電圧は第５分布６５０を形成する。]
[0100] プログラミング部４２０は、データ「１１１」を格納するマルチビットセルの閾値電圧が第６プログラム検証電圧５６０以上になるようにマルチビットセルの閾値電圧を変更する。データ「１１１」が格納されたマルチビットセルの閾値電圧は第６分布６６０を形成する。]
[0101] プログラミング部４２０は、データ「００１」を格納するマルチビットセルの閾値電圧が第７プログラム検証電圧５７０以上になるようにマルチビットセルの閾値電圧を変更する。データ「００１」が格納されたマルチビットセルの閾値電圧は第７分布６７０を形成する。]
[0102] プログラミング部４２０は、データ「１００」を格納するマルチビットセルの閾値電圧が第８プログラム検証電圧５８０以上になるようにマルチビットセルの閾値電圧を変更する。データ「１００」が格納されたマルチビットセルの閾値電圧は第８分布６８０を形成する。]
[0103] 実施形態によって、プログラム検証電圧の代わりに各分布はデータが割り当てられたと見なしてもよい。]
[0104] 図７は、本発明の更なる実施形態に係るデータ読み出し方法を示す動作フローチャートである。] 図７
[0105] 図７を参照すれば、データ読み出し方法は、複数の閾値電圧区間の中でマルチビットセルの閾値電圧を含む第１閾値電圧区間を検出する（Ｓ７１０）。] 図７
[0106] データ読み出し方法は、ステップＳ７１０において各マルチビットセルの閾値電圧を含む第１閾値電圧区間を検出してもよい。データ読み出し方法は、ステップＳ７１０において各マルチビットセルの第１閾値電圧区間を検出してもよい。データ読み出し方法は、前記検出された第１閾値電圧区間から第１ビット階層のデータを判定する（Ｓ７２０）。データ読み出し方法は、ステップＳ７２０において各マルチビットセルの第１閾値電圧区間から各マルチビットセルの第１ビット階層のデータを判定してもよい。]
[0107] データ読み出し方法は、前記判定された第１ビット階層のデータの誤りビットを検出する（Ｓ７３０）。データ読み出し方法は、ステップＳ７３０において前記判定された第１ビット階層のデータを一定の長さのコードワード単位でＥＣＣ復号化してもよい。データ読み出し方法は、ステップＳ７３０において前記ＥＣＣ復号化過程で前記判定された第１ビット階層のデータの誤りビットを検出してもよい。]
[0108] データ読み出し方法は、前記検出された誤りビットに対応するマルチビットセルの閾値電圧に最も近く、前記検出された誤りビットと異なる第１ビット階層の値を有する閾値電圧の第２閾値電圧区間を選択する（Ｓ７４０）。データ読み出し方法は、検出された誤りビットに対応するマルチビットセルを識別することができる。データ読み出し方法は、前記識別されたマルチビットセルの閾値電圧に最も近い閾値電圧区間または閾値電圧区間のうち、前記検出された誤りビットが訂正された第１ビット階層の値と見なされる前記検出された誤りビットとは異なる第１ビット階層の値を有する第２閾値電圧区間を選択してもよい。データ読み出し方法は、前記識別されたマルチビットセルの第２閾値電圧区間を選択してもよい。]
[0109] データ読み出し方法は、前記選択された第２閾値電圧区間を用いて第２ビット階層のデータを判定する（Ｓ７５０）。データ読み出し方法は、前記選択された第２閾値電圧区間を用いて前記識別されたマルチビットセルの第２ビット階層のデータを判定し、前記識別されたマルチビットセル以外の残りのマルチビットセルの第１閾値電圧区間を用いて前記残りのマルチビットセルの第２ビット階層のデータを判定してもよい。]
[0110] データ読み出し方法は、複数の閾値電圧区間のうち、連続した奇数個の閾値電圧区間が非対称的に第１ビット階層の値を有するように複数の閾値電圧区間を設定してもよい。]
[0111] データ読み出し方法は、複数の閾値電圧区間は第２ビット階層を除いた残りのビット階層のうちの少なくとも１つに対して互いに異なる値を有するように複数の閾値電圧区間を設定してもよい。]
[0112] データ読み出し方法は、前記判定された第１ビット階層のデータの前記検出された誤りビットを訂正してもよい。このとき、データ読み出し方法は、付加的に読み出すことなく前記検出された誤りビットを訂正してもよい。]
[0113] データ読み出し方法は、ステップＳ７５０において付加的に読み出すことなく第２ビット階層のデータを判定してもよい。]
[0114] 図８は、本発明のまた他の実施形態に係るマルチビットプログラミング方法を示す動作フローチャートである。] 図８
[0115] 図８を参照すれば、マルチビットプログラミング方法は、複数のプログラム検証電圧を設定する（Ｓ８１０）。マルチビットプログラミング方法は、複数のプログラム検証電圧のうち、連続した奇数個のプログラム検証電圧が非対称的に第１ビット階層の値を有するように複数のプログラム検証電圧を設定する。] 図８
[0116] マルチビットプログラミング方法は、複数のプログラム検証電圧の各々に第２ビット階層の値を割り当てる（Ｓ８２０）。]
[0117] マルチビットプログラミング方法は、各マルチビットセルに格納される第１ビット階層および第２ビット階層の値に応じて複数のプログラム検証電圧のうちの１つを選択する（Ｓ８３０）。マルチビットプログラミング方法は、各マルチビットセルに対して１つずつプログラム検証電圧を選択してもよい。]
[0118] マルチビットプログラミング方法は、前記選択されたプログラム検証電圧を用いて各マルチビットセルの閾値電圧を変更する（Ｓ８４０）。]
[0119] マルチビットプログラミング方法は、ステップＳ８１０において複数のプログラム検証電圧のうち、互いに隣接したプログラム検証電圧が第２ビット階層を除いた残りのビット階層のうちの少なくとも１つに対して互いに異なる値を有するように複数のプログラム検証電圧を設定してもよい。]
[0120] 本発明の実施形態に係るデータ読み出し方法および／またはマルチビットプログラミング方法は、多様な動作を実行するためのプログラム命令を含むコンピュータ読取可能な記録媒体を含む。当該記録媒体は、プログラム命令、データファイル、データ構造などを単独または組み合わせて含むこともでき、記録媒体およびプログラム命令は、本発明の目的のために特別に設計されて構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知であり使用可能なものであってもよい。コンピュータ読取可能な記録媒体の例としては、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体、フロプティカルディスクのような磁気−光媒体、およびＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を保存して実行するように特別に構成されたハードウェア装置が含まれる。また、記録媒体は、プログラム命令、データ構造などを保存する信号を送信する搬送波を含む光または金属線、導波管などの送信媒体でもある。プログラム命令の例としては、コンパイラによって生成されるような機械語コードだけでなく、インタプリタなどを用いてコンピュータによって実行され得る高級言語コードを含む。上述のハードウェア装置は、本発明の動作を行うために１つ以上のソフトウェア階層で作動するように構成され、その逆も同様である。]
[0121] 実施形態に係るフラッシュメモリ装置および／またはメモリコントローラは、多様な形態のパッケージを用いて実現されることができる。例えば、実施形態に係るフラッシュメモリ装置および／またはメモリコントローラは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌＦａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを用いて実現されることができる。]
[0122] フラッシュメモリ装置とメモリコントローラは、メモリカードを構成することができる。このような場合、メモリコントローラは、ＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、およびＩＤＥなどのような多様なインタフェースプロトコルのうちの１つを介して外部（例えば、ホスト）と通信するように構成することができる。]
[0123] フラッシュメモリ装置は、電力が遮断されても格納されたデータを維持することのできる非揮発性メモリ装置である。セルラーフォン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３Ｐのようなモバイル装置の使用増加に応じてフラッシュメモリ装置はデータストレージだけでなく、コードストレージとしてより広く用いられることができる。フラッシュメモリ装置は、さらにＨＤＴＶ、ＤＶＤ、ルータ、およびＧＰＳのようなホームアプリケーションに用いられてもよい。]
[0124] 実施形態に係るメモリ装置は、ＮＡＮＤｆｌａｓｈ，ＮＯＲｆｌａｓｈ，ＡＮＤ ｆｌａｓｈ等に適用されてもよく、マルチビットデータを格納することのできる単位を有する格納装置に適用されてもよい。]
[0125] 上述したように、本発明は、たとえ限定された実施形態と図面によって説明したが、本発明は、上記の実施形態に限定されることなく、本発明が属する分野における通常の知識を有する者であれば、このような基材から多様な修正および変形が可能である。]
[0126] したがって、本発明の範囲は説明された実施形態に限定されて決められてはならず、後述する特許請求の範囲だけでなく、この特許請求の範囲と均等なものなどによって定められなければならない。]
[0127] １００メモリ装置
１１０マルチビットセルアレイ
１１１サブアレイ
１２０閾値電圧検出部
１３０ 判定部
１４０誤り検出部
４００ メモリ装置
４１０ マルチビットセルアレイ
４１１ サブアレイ
４２０プログラミング部
４３０ 制御部]

权利要求:

請求項1
マルチビットセルアレイと、複数の閾値電圧区間の中で前記マルチビットセルアレイのマルチビットセルの閾値電圧を含む第１閾値電圧区間を検出する閾値電圧検出部と、前記検出された第１閾値電圧区間から第１ビット階層のデータを判定する判定部と、前記第１ビット階層のデータの誤りビットを検出する誤り検出部と、を含み、前記判定部は、前記検出された誤りビットに対応するマルチビットセルの閾値電圧に最も近く、前記検出された誤りビットと異なる前記第１ビット階層の値を有する閾値電圧区間の中で１つの閾値電圧区間の第２閾値電圧区間を用いて第２ビット階層のデータを判定することを特徴とするメモリ装置。
請求項2
前記複数の閾値電圧区間のうち、連続した奇数個の閾値電圧区間は非対称的に前記第１ビット階層の値を有することを特徴とする請求項１に記載のメモリ装置。
請求項3
前記複数の閾値電圧区間のうち、互いに隣接した閾値電圧区間は前記第１ビット階層の互いに異なる値を有することを特徴とする請求項１に記載のメモリ装置。
請求項4
前記判定部は、前記検出された第１閾値電圧区間から前記第１ビット階層および第３ビット階層のデータを判定し、前記誤り検出部は、前記第１ビット階層および／または前記第３ビット階層のデータの誤りビットを検出し、前記第２閾値電圧区間は、前記第１ビット階層または前記第３ビット階層に対して前記検出された誤りビットに対応するマルチビットセルの閾値電圧に最も近く、前記検出された誤りビットと異なる前記第１ビット階層および／または前記第３ビット階層の値を有する前記閾値電圧のうちの１つの閾値電圧区間であることを特徴とする請求項１に記載のメモリ装置。
請求項5
前記複数の閾値電圧区間のうち、互いに隣接した閾値電圧区間は前記第１ビット階層および前記第３ビット階層のうちの少なくとも１つに対して互いに異なる値を有することを特徴とする請求項４に記載のメモリ装置。
請求項6
前記複数の閾値電圧区間うち、互いに隣接した閾値電圧区間の前記第２ビット階層の値を有する複数の遷移の回数は、前記隣接した閾値電圧区間の前記第１ビット階層の値を有する複数の遷移の回数よりも大きく、前記隣接した閾値電圧区間の前記第３ビット階層の値を有する複数の遷移の回数よりも大きいことを特徴とする請求項４に記載のメモリ装置。
請求項7
前記判定部は、前記検出された第１閾値電圧区間から前記第１ビット階層のデータを硬判定し、前記第２閾値電圧区間を用いて前記第２ビット階層のデータを硬判定することを特徴とする請求項１に記載のメモリ装置。
請求項8
前記誤り検出部は、前記第１ビット階層のデータを誤り制御コード復号化して前記第１ビット階層のデータの誤りビットを検出することを特徴とする請求項１に記載のメモリ装置。
請求項9
マルチビットセルアレイと、複数のプログラム検証電圧のうち、連続した奇数個のプログラム検証電圧は非対称的に第１ビット階層の値を有するように前記複数のプログラム検証電圧を設定し、前記複数のプログラム検証電圧の各々に第２ビット階層の値を割り当てる制御部と、前記マルチビットセルアレイの各マルチビットセルに格納される前記第１ビット階層および前記第２ビット階層の値に応じて前記複数のプログラム検証電圧のうちの１つを選択し、前記選択されたプログラム検証電圧を用いて前記各マルチビットセルの閾値電圧を変更するプログラミング部と、を含むことを特徴とするメモリ装置。
請求項10
前記制御部は、前記複数のプログラム検証電圧のうちの互いに隣接したプログラム検証電圧は、前記第２ビット階層を除いた残りのビット階層のうちの少なくとも１つに対して互いに異なる値を有するように前記複数のプログラム検証電圧のうちの互いに隣接したプログラム検証電圧を設定することを特徴とする請求項９に記載のメモリ装置。
請求項11
前記プログラミング部は、前記各マルチビットセルの閾値電圧が前記選択されたプログラム検証電圧以上であれば、前記各マルチビットセルに対するプログラム動作を終了することを特徴とする請求項９に記載のメモリ装置。
請求項12
複数の閾値電圧区間の中でマルチビットセルの閾値電圧を含む第１閾値電圧区間を検出するステップと、前記検出された第１閾値電圧区間から第１ビット階層のデータを判定するステップと、前記判定された第１ビット階層のデータの誤りビットを検出するステップと、前記検出された誤りビットに対応するマルチビットセルの閾値電圧に最も近く、前記検出された誤りビットと異なる前記第１ビット階層の値を有する閾値電圧区間の中で１つの閾値電圧区間の第２閾値電圧区間を選択するステップと、前記選択された第２閾値電圧区間を用いて第２ビット階層のデータを判定するステップと、を含むことを特徴とするデータ読み出し方法。
請求項13
前記複数の閾値電圧区間のうち、連続した奇数個の閾値電圧区間は非対称的に前記第１ビット階層の値を有するように前記複数の閾値電圧区間を設定するステップをさらに含むことを特徴とする請求項１２に記載のデータ読み出し方法。
請求項14
前記複数の閾値電圧区間のうち、互いに隣接した閾値電圧区間は前記第２ビット階層を除いた残りのビット階層のうちの少なくとも１つに対して互いに異なる値を有するように前記複数の閾値電圧区間を設定するステップをさらに含むことを特徴とする請求項１２に記載のデータ読み出し方法。
請求項15
前記第２ビット階層のデータを判定するステップは、前記選択された第２閾値電圧区間を用いて第２ビット階層のデータの一部を判定するステップと、前記検出された第１閾値電圧区間から前記第２ビット階層のデータの残りを判定するステップと、を含むことを特徴とする請求項１２に記載のデータ読み出し方法。
請求項16
前記判定された第１ビット階層のデータの前記検出された誤りビットを訂正するステップをさらに含み、前記検出された誤りビットを訂正するステップは、付加的に読み出すことなく前記検出された誤りビットを訂正することを特徴とする請求項１２に記載のデータ読み出し方法。
請求項17
前記第２ビット階層のデータを判定するステップは、付加的に読み出すことなく前記第２ビット階層のデータを判定することを特徴とする請求項１２に記載のデータ読み出し方法。
請求項18
複数のプログラム検証電圧のうち、連続した奇数個のプログラム検証電圧は非対称的に第１ビット階層の値を有するように前記複数のプログラム検証電圧を設定するステップと、前記複数のプログラム検証電圧の各々に第２ビット階層の値を割り当てるステップと、各マルチビットセルに格納される前記第１ビット階層および前記第２ビット階層の値に応じて前記複数のプログラム検証電圧のうちの１つを選択するステップと、前記選択されたプログラム検証電圧を用いて前記各マルチビットセルの閾値電圧を変更するステップと、を含むことを特徴とするマルチビットプログラミング方法。
請求項19
前記複数のプログラム検証電圧を設定するステップは、前記複数のプログラム検証電圧のうち、互いに隣接したプログラム検証電圧は、前記第２ビット階層を除いた残りのビット階層のうちの少なくとも１つに対して互いに異なる値を有するように前記複数のプログラム検証電圧を設定することを特徴とする請求項１８に記載のマルチビットプログラミング方法。
請求項20
請求項１２に記載の方法を実行するためのプログラムが記録されていることを特徴とするコンピュータで読み出し可能な記録媒体。
請求項21
請求項１８に記載の方法を実行するためのプログラムが記録されていることを特徴とするコンピュータで読み出し可能な記録媒体。